根據Marvell的說法，SerDes和並行互連在芯片中充當高速通道，用於在芯片之間或小芯片內部的矽組件之間交換數據。與2.5D和3D封裝壹起，這些技術將消除系統級瓶頸，推進最復雜的半導體設計。SerDes還有助於減少引腳、走線和電路板的空間，從而降低成本。超大型數據中心中的機架可能包含數萬條SerDes鏈路。
根據他們提供的數據，新的並行芯片間互連可以實現高達240Tbps的聚合數據傳輸，比多芯片封裝應用的可用替代品快45%。換句話說，互聯傳輸速率相當於每秒下載10000部高清電影，雖然距離只有幾毫米甚至更少。
Marvell將其SerDes和互連技術集成到其旗艦芯片解決方案中，包括Teralynx交換機、PAM4和coherent DSP、阿拉斯加以太網物理層(PHY)設備、OCTEON處理器、Bravera內存控制器、Brightlane汽車以太網芯片組和定制ASIC。轉向3納米技術使工程師能夠降低芯片和計算系統的成本和功耗，同時保持信號完整性和性能。
3nm，臺積電的新裏程碑
據臺積電介紹，該公司的3納米(N3)制程技術將是繼5納米(N5)制程技術之後的又壹整代工藝。引進N3制程技術，將是業界最先進的制程技術，擁有最好的PPA和晶體管技術。與N5工藝技術相比，N3工藝技術的邏輯密度會提高70%左右，在相同功耗下速度會提高10-15%，或者在相同速度下功耗會降低25-30%。
然而，N3的工藝窗口(產生規定結果的參數範圍)相對較窄，就產量而言，這可能不適用於所有應用。而且隨著制造工藝越來越復雜，他們的尋路、研發時間也越來越長，所以我們不再看到臺積電等代工廠每兩年就有壹個全新的節點。
對於N3，臺積電的新節點引入周期將延長至約2.5年。這意味著臺積電將需要提供增強版的N3來滿足其客戶的需求，這些客戶仍在尋求提高每瓦性能並增加晶體管密度。
在2022年的技術研討會上，臺積電還討論了將在未來幾年推出的四種N3衍生制造工藝(共五種3納米節點)——N3e、N3P、N3S和N3x。這些N3變體旨在為超高性能應用提供改進的工藝窗口、更高的性能、更高的晶體管密度和更高的電壓。
其中N3E提升性能，降低功耗，增加工藝窗口，從而提升亮度。但代價是節點的邏輯密度略有降低。與N5相比，N3E的功耗將降低34%(速度和復雜度相同)或性能提高18%(功耗和復雜度相同)，邏輯晶體管密度提高1.6倍。
據報道，臺積電將在2024年左右的某個時候推出N3P(其制造工藝的增強版)和N3S(節點密度的增強版)。然而，臺積電目前還沒有透露更多關於這些變種的信息。對於那些無論功耗和成本都需要超高性能的客戶，臺積電會提供N3X，本質上是N4X的思想繼承者。同樣，臺積電沒有透露節點的細節，只是說它將支持高驅動電流和電壓。
值得壹提的是，臺積電的所有這些技術都將支持FinFlex，這是臺積電的壹項秘密功能，可以大大提高設計靈活性，讓芯片設計師能夠精確優化性能、功耗和成本。簡而言之，FinFlex允許芯片設計師精確定制他們的構建模塊，以實現更高的性能、更高的密度和更低的功耗。
在實際應用中，臺積電的FinFlex技術將允許芯片設計者在壹塊中混合和匹配不同類型的標準單元，以精確定制性能、功耗和面積。對於復雜的結構，如CPU內核，這種優化提供了許多提高內核性能的機會，同時還優化了芯片尺寸。
但我們必須強調的是，FinFlex並不能代替節點專業化(性能、密度、電壓)，因為在單壹工藝技術中，工藝技術與庫或晶體管結構的差異更大，但FinFlex似乎是優化臺積電N3節點性能、功耗和成本的好方法。最後，這項技術將使基於FinFET的節點比基於納米芯片/GAAFET的節點更加靈活，這些節點將提供可調的溝道寬度，以實現更高的性能或降低功耗。
三星3nm，早起了。
其實早在臺積電宣布量產3nm之前，三星就已經宣布實現了3nm工藝的量產。
2022年6月，三星宣布已經開始了環柵(GAA)晶體管架構的3 nm工藝節點的初步生產。多橋溝道FET(MBCFET)是三星首次采用的GAA技術。這項技術突破了FinFET的性能限制，通過降低電源電壓電平來提高電源效率，同時也通過提高驅動電流容量來提高性能。
該公司還開始將納米片晶體管與半導體芯片壹起用於高性能和低功耗的計算應用，並計劃擴展到移動處理器。
三星表示，憑借該公司的專有技術，與使用通道較窄的納米線的GAA技術相比，使用通道較寬的納米片可以實現更高的性能和更高的能效。使用3納米GAA技術，三星將能夠調整納米芯片的通道寬度，以優化功耗和性能，滿足各種客戶需求。
此外，GAA的設計靈活性非常有利於設計技術協同優化(DTCO)，有助於提高功耗、性能和面積優勢(PPA)。與5nm工藝相比，第壹代3nm工藝可降低功耗高達45%，性能提升23%，面積減少16%，而第二代3nm工藝可降低功耗高達50%，性能提升30%，面積減少35%。
如上所述，與臺積電的工藝不同，三星3nm采用GAA晶體管，開啟了壹個新時代。
自2019年他們首次公布該技術以來，三星壹直致力於3nm/GAAFET技術的研發。三星獨有的GAA晶體管技術是多橋溝道FET(MBCFET)，是基於納米芯片的實現。基於納米片的FET具有高度可定制性，納米片的寬度是定義功率和性能特性的關鍵指標:寬度越大，性能越好(在更高功率下)。
因此，註重低功耗的晶體管設計可以使用更小的納米片，而要求更高性能的邏輯可以使用更寬的納米片。
三星3nm發布初期，業內人士壹直對其良率持批評態度，但據業內人士透露，三星電子有限公司在周壹為無晶圓廠客戶大幅提高了業界最先進的3nm芯片的良率。壹位知情人士表示，三星第壹代3 nm工藝節點的生產良率達到了“完美的水平”，但他沒有進壹步說明。
此前臺灣省媒體報道稱，臺積電3納米工藝的良率高達85%，高於三星。然而，韓國業界人士淡化了這份報告，稱這壹數字似乎有些誇大。他們表示，考慮到臺積電為蘋果提供了業界最小的芯片量產和交付時間表，其生產良率至多為50%。
據媒體稱，由於在第壹代3nm上失利，三星正在大力投入第二代技術的研發。
報道稱，三星第二代3nm GAA工藝將於2024年量產，該工藝將加入MBCFET架構，性能將提升不少。雖然三星沒有分享4nm節點的統計差異，但與該公司的5nm工藝相比，第二代3nm GAA仍有望降低高達50%的功耗，提高30%的性能，減少35%的芯片面積占用。
巨人在2 nm相遇，決戰
雖然三星和臺積電都在3nm上花了很多時間，但是從過去的消息和廠商的公告來看，大家似乎對第壹代3nm技術並不感興趣。例如，市場上壹度傳言蘋果將成為臺積電第壹代3納米工藝的唯壹客戶。然而，美國巨頭至今沒有公布其3nm產品。
可見第壹代3nm並不被業界看好。但是，目前市場對技術的追求並沒有停止。除了這兩家代工廠，據報道，英特爾還將在2023年底推出其3納米工藝節點。他們似乎已經將目光投向了2納米。
屆時，英特爾的Intel20A(2nm)將迎來Angstrom時代，使用GAA(RibbonFET)晶體管和PowerVia技術來提高功率保持能力。英特爾的競爭對手臺積電將在2025年采用其2納米節點GAA，讓芯片制造商在遇到小型化限制時領先壹步。此外，日本初創企業Rapidus和三星將在2025年實現2納米的原型線。
對於芯片公司來說，如何面對芯片設計和成本的挑戰將是他們未來很多年的首要任務。