Xilinx ip核生成後，如何在ModelSim中模擬？

1，ModelSim可以直接編譯添加xilinx的庫。目前ise(在開始菜單的Xilinx tools下找)直接有使用ModelSim編譯庫的工具。庫編譯完成後，將庫添加到modelsim的仿真環境中，修改modelsim安裝目錄中的modelsim.ini，從而完成庫的添加。在模擬過程中，只有。需要添加生成ip的v文件。

2.tb最好是自己寫的。xilinx的壹些IP有部分tb，但是這些TB只是幫助妳了解IP的使用，並沒有什麽實用價值，比如mac ddr。

這裏附上我n年前編譯模擬庫的筆記。當時ModelSim和ise的版本都是非常早期的版本，但是原理還是壹樣的。

您必須先將modelsim.ini更改為可寫。

在命令行模式下運行:

" compxlib-s MTI _ se-l all-f all-p D:\ model tech _ 6.1c \ win32 "

編譯後的庫位於:

d:\ Xilinx \ 10.1 \ ISE \ VHDL \ MTI _ se

d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se

編譯後，modelsim.ini增加了以下內容

unis IMS _ VER = d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se \ unis IMS _ ver

uni macro _ VER = d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se \ uni macro _ ver

uni 9000 _ VER = d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se \ uni 9000 _ ver

simp rims _ VER = d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se \ simp rims _ ver

XILINXCORELIB _ VER = d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se \ XILINXCORELIB _ ver

AIM _ VER = d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se \ Abel _ ver \ AIM _ ver

CPLD _ VER = d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se \ CPLD _ ver

secure IP = d:\ Xilinx \ 10.1 \ ISE \ verilog \ MTI _ se \ secure IP

UNISIM = d:\ Xilinx \ 10.1 \ ISE \ VHDL \ MTI _ se \ UNISIM

UNIMACRO = d:\ Xilinx \ 10.1 \ ISE \ VHDL \ MTI _ se \ UNIMACRO

SIMPRIM = d:\ Xilinx \ 10.1 \ ISE \ VHDL \ MTI _ se \ SIMPRIM

XILINXCORELIB = d:\ Xilinx \ 10.1 \ ISE \ VHDL \ MTI _ se \ XILINXCORELIB

AIM = d:\ Xilinx \ 10.1 \ ISE \ VHDL \ MTI _ se \ Abel \ AIM

PLS = d:\ Xilinx \ 10.1 \ ISE \ VHDL \ MTI _ se \ Abel \ PLS

CPLD = d:\ Xilinx \ 10.1 \ ISE \ VHDL \ MTI _ se \ CPLD